集成电路（IC）是众多电子设备的核心元器件，其制造基于半导体晶圆衬底。随着电子产业对创新性、开发速度与竞争力要求的不断提高（Ebayyeh & Mousavi，2020），集成电路持续向尖端设计与复杂化方向演进。在此背景下，晶圆缺陷的复杂性与出现频率显著攀升，亟需高精度、实时的质量监控与管理系统以提升良率、降低成本和优化性能。
未知/稀有缺陷、混合型缺陷及复杂缺陷会导致成本激增、产品良率下降以及制造工艺稳定性恶化。因此，缺陷检测与根源分析（RCA）具有重大意义——缺陷模式可反映工艺波动潜在诱因。面对人工检测的耗时低效性限制，以及算法硬件与数据技术的进步，机器学习（ML）与深度学习（DL）技术正加速融入工业检测领域（如医疗、制造、金融），半导体晶圆表面缺陷检测即为其典型应用场景。
在晶圆与集成电路制造过程中，工艺设备不稳定性和环境因素（如空气微粒）均可引发缺陷。传统上，晶圆图（WM）——一种基于电路探针（电学）测试数据的可视化形式——需由具备专业知识的工程师人工完成缺陷识别与分类。然而，随着设计复杂度逼近纳米尺度，自动化缺陷检测系统的需求日益迫切（Liu & Chien，2013）。
近年来，计算机视觉与ML/DL技术的突破提升了缺陷识别与分类算法的性能，研究重点聚焦于系统整体效率、成本优化及运行速度提升。强化学习亦被引入以寻求最优参数与架构（Bello et al., 2017; Baker et al., 2017; Shon et al., 2021）。通过学习机制、模型架构与算法的创新探索，该领域已实现多项前沿成果。
本文聚焦机器学习与深度学习在晶圆图缺陷识别与分类中的应用，系统性对比分析现有缺陷检测算法，探讨其优势与局限性，并总结当前挑战与未来发展趋势。全文结构如下：第二节概述晶圆制造工艺及缺陷检测系统核心组件；第三节解析晶元图缺陷学习与检测算法的研究进展与案例分析；第四节总结技术挑战与研究趋势。图1思维导图展示了论文逻辑框架。
2.0 背景
当前及未来的晶圆制造趋势，尤其是不断演进的技术与设计标准，会影响产品的制造良率、缺陷的复杂程度，以及质量检测技术的有效性。同样地，随着机器学习（ML）、深度学习（DL）和计算机视觉的发展，面向晶圆图缺陷检测（Wafer Map Defect Detection, WMDD）的算法也逐渐融合了这些方法，以提升模型在准确率、计算负载、运行时间和学习能力等方面的性能。本节将介绍半导体晶圆的制造与检测流程，以及在晶圆缺陷识别与分类中所涉及的ML/DL基础要素。
2.1 半导体晶圆制造与检测
半导体晶圆是基于硅材料的基板，用于制造集成电路（IC）。鉴于IC在应用和规模上的需求，制造工艺必须十分精确，且需进行严格的质量管控。晶圆与IC的通用制造流程如图2所示，其中包括质量检测环节。以下简要介绍晶圆制造与检测的主要阶段。
晶圆制造始于对硅锭（silicon ingot）的生长与提取过程。所用硅材料可为单晶硅或多晶硅。在实际生产中，硅锭通常采用直拉法（Czochralski, CZ）或区熔法（floating-zone, FZ）进行生长(参见Airaksinen et al., 2015; Cuevas et al., 2018)。需要注意的是，具体的生长方法会影响生产成本及其材料特性，例如抗热应力的能力。生长完成后，需要将硅锭从非圆柱形的两端截取。随后，通过（金刚石）线切割的方式将硅锭切成薄片。为便于追踪，在这一阶段会在晶圆上以字符标记制造信息（如晶圆ID、掺杂类型、取向等）（Airaksinen et al., 2015）。之后，通过使用特制金刚石轮对晶圆边缘进行磨边，以达到标准或定制的晶圆边缘形状，使其直径符合要求，并降低滑落和崩边的风险（Airaksinen et al., 2015）。由于在前期切片过程中，晶圆表面很可能会出现较大的总厚度变化（TTV），这会使后续工艺过程带来更多差异。因此，需要进行研磨（单面研磨）或平整（lapping）等工序，以将TTV、表面粗糙度和厚度等指标控制在标准范围内。然而，在研磨和拉片作业中，晶圆表面或边缘可能会产生残余机械损伤（Airaksinen et al., 2015）。为去除这些损伤和残余杂质，需要采用碱性或酸性化学腐蚀。随后对晶圆进行抛光，以达到所需的厚度、TTV以及平整度。最后，抛光后的晶圆会进行清洗并在IC制造前做质量检测。在这一步，会对成品在物理、材料与化学属性方面进行检测，以确保其符合标准与设计规范（Airaksinen et al., 2015; Cuevas et al., 2018）。在表面检测中，通常采用晶圆缺陷检测系统对晶圆图（Wafer Map, WM）进行分析。所谓晶圆图是指电测试（electrical testing）的空间结果，用以表征各个die（芯片单元）的功能状态，其缺陷模式往往会体现为故障die的聚簇分布。晶圆分档图（Wafer Bin Map, WBM）则是对晶圆图进行二值化后的结果。在实际生产中，晶圆图可借助自动化的视觉或电子束检测设备生成(参见Patel et al., 2020)。其中，自动化视觉检测系统常采用光学成像技术，如扫描声学显微镜（SAT）(Chen, 2020)、扫描电子显微镜（SEM）(Kim & Oh, 2017; Cheon et al., 2019)，以及基于电荷耦合器件（CCD）的成像技术(Chen et al., 2020; Wen et al., 2020)。
IC制造主要包括光刻、封装与组装等步骤。光刻通过遮罩、曝光与蚀刻的重复循环在晶圆上形成所需图案。掩模（mask）的设计会直接影响到最后在晶圆上形成的图案，逆向光刻技术（ILT）能够帮助确定最优掩模，以尽可能贴近设计目标(参见Shi et al., 2019; Shi et al., 2020)。所谓掩膜，就是将光刻胶涂敷在晶圆上，并将光罩（photomask）与晶圆对准。随后，通过掩模让紫外光（UV）照射晶圆表面从而显现出对应的图案，再通过蚀刻对暴露在表面的光刻胶和氧化层进行去除。为在晶圆上形成完整的IC结构，需要多次重复光刻的循环操作。待各个die图案形成后，要对晶圆进行分选测试，借助电性测试筛出不合格die。在封装和组装环节，会将晶圆切割成独立的die，淘汰不良die，合格die则进入后续的封装流程。
目前IC制造中的光刻与IC设计技术不断演进，已经进入10 nm以下的制程阶段，甚至采用极紫外（EUV）光刻(Hasan & Luo, 2018; Preil, 2016)。行业竞争激烈且技术迭代迅速，未来IC制造有可能向5 nm乃至3 nm以下工艺推进。这些趋势会使得缺陷的发生频率与复杂度不断提升，并出现更多未知、罕见以及混合类型的缺陷；缺陷的检测难度也随之增加，因此对更加健壮、可靠的检测方法产生更迫切的求。表1总结了晶圆生产和IC制造过程中的工艺环节、相关缺陷以及致因。
